1. Panel DL 2203C.
2. Panel DL 2203S.
3. Jumper.
4. Laptop.
5. Software Proteus ver minimal 8.17
Keluaran dari flip-flop D ini kemudian digunakan sebagai salah satu masukan menuju JK flip-flop. JK flip-flop bekerja dengan aturan tertentu berdasarkan kombinasi J dan K. Jika J dan K sama-sama 0, maka keluarannya akan tetap mempertahankan keadaan sebelumnya. Jika J bernilai 1 dan K bernilai 0, maka flip-flop akan terset menjadi 1. Jika J = 0 dan K = 1, maka flip-flop akan direset menjadi 0. Jika keduanya sama-sama 1, maka flip-flop akan melakukan toggle, yaitu berpindah dari 0 ke 1 atau dari 1 ke 0 setiap kali ada pulsa clock. Sama seperti flip-flop D, JK flip-flop juga memiliki masukan clear dan preset yang aktif rendah, sehingga bila salah satunya diberi logika 0 maka keluarannya akan langsung dipaksa sesuai fungsi tersebut.
Logic probe yang dipasang di keluaran JK flip-flop digunakan untuk memantau kondisi akhirnya. Probe H6 menunjukkan keadaan Q, sedangkan probe H7 menunjukkan komplemennya, yaitu Q̅. Dengan demikian, saat rangkaian dijalankan, kita bisa melihat bagaimana data yang mula-mula dimasukkan melalui D flip-flop diteruskan dan kemudian diproses oleh JK flip-flop. Jika kita ingin menampilkan fungsi set dan reset, cukup mengatur J dan K pada kombinasi tertentu dan memberikan pulsa clock. Jika ingin melihat fungsi toggle, J dan K cukup diset ke logika 1, kemudian setiap kali diberi pulsa clock maka keluarannya akan berubah-ubah dari 0 ke 1 dan sebaliknya.
- Pada kondisi 1-3 terdapat 3 kondisi output pada kedua flip -flop. Saat B0=0 dan B1=1, Kedua flip-flop berada dalam kondisi reset karena pada flip-flop JK input pada S=1 dan R=0. Jalur set pada SR latch aktif sementara jalur reset tidak. Akibatnya keluaran Q dipaksa 0 dan Q̅=1 karena keluaran Q̅ adalah kebalikan dari nilai Q, begitupula dengan D Flip Flop.
- Saat B0=1 dan B1=0, maka kedua flip flop berada dalam kondisi set karena pada JK Flip-Flop, input S=0 dan input R=1 begitupula pada D Flip-Flop. Jalur pada reset SR latch aktif namun jalur set SR latch tidak sehingga memaksa output Q=1 dan Q̅=0 karena nilai dari Q̅ kebalikan dari nilai Q
- Saat B0=0 dab B1=0 maka kedua flip-flop berada dalam keadaan larangan karena kedua flip-flop input S dan R nya adalah 1 mengakibatkan keluaran Q dan Q̅ bernilai sama yaitu 1
- Pada kondisi 4, saat B0=0 dan B1=1, B2,B4,B5=0, B6 diberikan input rising edge dan B3 diberi input clock, pada JK flip flop karena ada input 0 yang masuk menyebabkan keluaran pada Q=0 dan Q̅=1. Begitupula pada D Flip-Flop
- Pada kondisi 5, saat B0,B1,B4,B5=1, B2=0, B6 diberi input falling edge dan B3 diberi input clock, maka pada JK Flip Flop ada input 1 maka nilai Q=0 dan Q̅=1. Pada D Flip Flop karena ada trigger falling edge, nilai Q adalah 0 dan Q̅=1
- Pada kondisi 6, saat B0,B1, dan B2=1, B4 dan B6=0, B3 diberi input clock, pada JK Flip Flop dan D Flip Flop Q=1 dan Q̅=0
- Pada kondisi 7, Saat B0,B1,B2 dan B4 bernilai 1 dan B3 diberi input clock, maka pada JK Flip Flop akan berada pada kondisi toggle
Tidak ada komentar:
Posting Komentar